Читать «Искусство схемотехники. Том 3 (Изд.4-е)» онлайн - страница 10

Адресные сигналы декодируются и после поступления сигналов DS' и R/W' образуют сигналы, используемые для стробирования D-триггеров выходного регистра (для записи) и разрешения тристабильных выводов входного регистра (для чтения). Сигнал DTACK' устанавливается сразу после расшифровки адреса (если адресуется данный порт), поскольку для столь быстрых устройств, какими являются 8-разрядные регистры, состояния ожидания не требуются; мы использовали обычный прием преобразования драйвера с тремя состояниями в драйвер с открытым коллектором. Заметьте, что для стробирования D-триггеров мы использовали срез сигнала DS'; это сделано из-за того, что фронт сигнала DS' может отстоять от момента установки достоверных данных всего лишь на 35 нс (см. рис. 11.4), что опасно близко к времени упреждения многих 8-разрядных регистров (например, семейства LS и НСТ имеют минимальное время упреждения 20 нc). Так, если на шине данных используются шинные буферы (например, 8-разрядные двунаправленные буферы `245), то дополнительная задержка данных относительно сигнала DS' может привести к тому, что триггеры схемы `574 не успеют установиться. Используя срез сигнала, мы выигрываем дополнительные 140 мкc для увеличения времени упреждения. (При желании можно было использовать прозрачные фиксаторы, например `573, которые фиксируют данные по срезу сигналы фиксации; для таких фиксаторов характерное минимальное значение времени упреждения, как и времени удержания, составляет около 15 нc.)

Варианты схем, приведенные на рис. 11.5, учитывают практические детали. Оказывается, в большинстве логических семейств отсутствуют 3-входовые вентили ИЛИ! Одним из возможных решений является использование 2-входовых вентилей, как показано на рис. 11.5. Более современный способ - поместить всю вентильную логику в комбинационную ПЛМ; помимо уменьшения числа микросхем, это дает вам возможность, используя высокую плотность вентилей в ПЛМ, генерировать с помощью одной микросхемы стробирующие и разрешающие сигналы для дополнительных периферийных портов.

Одна незначительная деталь приведенного примера предвосхитила материал следующего раздела. В процессе обработки прерывания (см. ниже) МП 68008 выполняет цикл подтверждения прерывания, выглядящий, как цикл чтения самого верха памяти (линии А4-А19 установлены в 1). Если в этой области адресного пространства вы располагаете память или какие-то регистры, их надо заблокировать на время цикла прерывания, идентифицируемого по состоянию битов FC0-2 «функционального кода». Все это поясняется в следующем разделе.

Прерывания. В МП 68008 реализуются и автовекторизуемые, и полностью векторизуемые (с подтверждением) прерывания (если вы забыли, что это такое, см. разд. 10.11), для чего используется вторая группа сигналов шины из табл. 11.4. В обоих случаях вы запрашиваете прерывание, устанавливая на двух линиях приоритетного запроса (IPL') некоторую комбинацию низких уровней. Две линии определяют три уровня прерываний (четвертое состояние - на обеих линиях высокий потенциал - соответствует отсутствию прерывания). Эти линии схожи с линиями IRQ магистрали IBM PC, но поскольку они чувствительны к уровню, к каждому уровню прерываний можно подключить несколько прерывающих устройств, (Полезно заметить, что МП 68000, а также некоторые варианты МП 68008 имеют 3 линии IPL', что позволяет определить 7 уровней прерываний.)